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diviseur de frequence par 2 (vhdl)

 

lionel972
lionel972 ☆☆☆☆☆☆ 02/10/2011, 03h29 #1  
salut ,
Ft Principal:diviseur par 2
clk s'est l'entrée ,sclk la sortie


Code:
process (CLK) begin If (event CLK and CLK=’1’) Then slock<=not sclock ; END If; end process;

Pouvez m'aidez svp , je sais pas quoi faire ..Il faut remplir le process , j'ai fait ca mais je suis pas sur et j'ai aussi fait ca:
Code:
-- ************************************** -- Diviseur de frequence / 2 -- ************************************** process (CLK) begin If (‘event CLK and CLK=’1’) Then Sclock= ‘1’ Elsif If (‘event CLK and CLK=’0’) Then Sclock =‘0’ END If; end process;

Dernière modification par lionel972 02/10/2011 à 14h32.
lionel972
lionel972 ☆☆☆☆☆☆ 02/10/2011, 14h31 #2  
alors personne ??
IR_trans_project
IR_trans_project ☆☆☆☆☆☆☆ 03/10/2011, 20h29 #3  
Testez le dans votre programme vous verrez bien ce que ça fait.
Inspirez-vous d'une bascule D ou d'un compteur afin de diviser par 2
curvano95
curvano95 ☆☆☆☆☆☆☆ 04/06/2015, 03h23 #4  
Posté par lionel972

alors personne ??



entity div_2 is
port (clock :inout std_logic;
reset : in std_logic;
q:out std_logic);
end div_2;
archtecture_archdiv2 of div_2 is
signal d,qn :std_logic ;
begin
process(clock,reset)
begin
if(reset='1')then q<='0';qn<='1';
elsif(clock'event and clock='1') then q<=d;qn<=not(d);
end if;
end process;
d<=qn;
end archdiv2;